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ＣＰＬＤ的 速度 比ＦＰＧＡ快，并且具有较大的时间可预测性。这是由于ＦＰＧＡ是门级编程，并且ＣＬＢ之间采用分布式互联，而ＣＰＬＤ是逻辑块级编程，并且其逻辑块之间的互联是集总式的。
随著复杂可编程逻辑器件 ( CPLD ) 密度的提高，数字器件设计人员在进行大型设计时，既灵活又容易，而且产品可以很快进入市场。许多设计人员已经感受到 CPLD 容易使用、时序可预测和速度高等优点，然而，在过去由于受到 CPLD 密度的限制，他们只好转向 FPGA 和 ASIC 。现在，设计人员可以体会到密度高达数十万门的 CPLD 所带来的好处。
CPLD 结构在一个逻辑路径上采用 1至16个乘积项，因而大型复杂设计的运行 速度 可以预测。因此，原有设计的运行可以预测，也很可靠，而且修改设计也很容易。 CPLD 在本质上很灵活、时序简单、路由性能极好，用户可以改变他们的设计同时保持引脚输出不变。与FPGA相比， CPLD 的I/O更多，尺寸更小。
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