FPGA开发

FPGA 的设计开发流程主要包括四个步骤：设计输入（ Design Entry ）、仿真（ Simulation ）、综合（ Synthesis ）及布局布线（ Place & Route ）。

  1. 设计输入（ Design Entry ）   Summit 公司的 VisualHDL 、 Mentor 公司的 Renoir 、 Aldec 公司的 ActiveHDL 。均支持图文混合的层次化设计。三者都提供 PC 版本， VisualHDL 还有工作站版本。

   图形输入包括状态图、真值表、流程图、方框图等。其中流程图输入方法是 Renoir 独有的。文本输入包括 VHDL 和 Verilog ，上述工具都而且同时支持两种语言。   Renoir 支持 HDL2GRAPH ，即从 VHDL/Verilog 语言模块转换到图形。这一特性有助于分析已有 HDL 的语言结构。

  ActiveHDL 提供 HDL 语法高亮显示、自动产生文本结构、自动格式化文本等非常有益的
文本编辑浏览特性。 Renoir 和 VisualHDL 甚至不提供最基本的 HDL 语法高亮显示。

  2. 仿真（ Simulation ）

   仿真包括功能仿真和时序仿真。其中，功能仿真在布局布线之前；时序仿真在布局布线之后。仿真工具有 Mentor 公司的 Modelsim 和 Aldec 公司的 ActiveHDL ，二者同时支持 VHDL 和 Verilog 的仿真。 Cadence 公司也提供仿真工具，似乎对 Verilog 的支持更强，没有评估过。 Modelsim 同时提供 PC 和工作站版本， ActiveHDL 只有 PC 版本。
   其中 Modelsim 是工业界应用最广的仿真工具，已经成为事实上的标准。界面简洁，仿真速度快，功能强大而稳定。   ActiveHDL 提供图示化仿真激励输入，而且有 testbench 的自动生成模板，这些特性都是独有的。而且语言的在线帮助系统非常好。

  3. 综合（ Synthesis ）

   综合工具实现从 HDL 语言到 FPGA 或 ASIC 网表的生成。目前有 Synopsys 公司的 FPGA Compiler II 、 Mentor 公司的 Examplar 和 Synplify 公司的 Synplicity 。三者都有 PC 和工作站版本。

   其中 FPGA Compiler II 是应用最广的，只支持 FPGA 的综合。 Synopsys 公司另外有 ASIC 的综合工具。   Examplar 同时支持 FPGA 和 ASIC 。   Synplicity 界面简洁，据说综合速度比其他二者更快。

  4. 布局布线（ Place & Route ）

   布局布线采用 FPGA 厂商提供的工具。 Xilinx 有 Foundation Series 和 Alliance Series 两个系列，分别支持几十门级以下和以上的 FPGA 。 Altera 的两个系列是 MaxPlusII 和 Quartus 。

VHDL Verilog