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同步逻辑设计
高速电路的最优设计，尽量利用一个同步系统时钟产生各种逻辑，尽量避免依赖于时延来设计系统，避免采用异步逻辑。
复接电路举例
8:1的同步复接器
设计思路：① 同步load；② 同步移位。
根据上述思路，可以构成下面的基本单元：
将8个这样的功能单元首尾串接，就可以实现同步复接功能。
注意：① LOAD信号必须由复接时钟产生；
② LOAD信号为1/8占空比的脉冲信号；
③ 不建议用复接时钟下降沿产生LOAD信号；
④ 利用分频器的触发器固有延迟和二选一组合逻辑的延迟，即可保
证复接电路的时序正常。
分接电路举例
1∶4的同步分接器
设计思路：① 同步移位；② 同步分接。
注意：① 所有的电路——定时、移位、分接均由同一高速时钟CK产生或控
制；
② CE（时钟使能）与复接电路的LOAD信号类似，为1/4占空比的
脉冲信号；
③ 不建议使用时钟信号的下降沿。
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