|
高速数字电路设计重要原则:
了解选用器件的输入、输出结构，选用恰当的匹配电路；在考虑节省功耗，电路又能容许的情况下，可适当地引入。
对极高速率（300MHz以上）的信号，一般建议选用互补逻辑，以降低对电源的要求。
了解每一根高速信号电流的流向（电流环）信号的布线、电源和地层的分割，是否符合微带线、带状线的要求？
高速信号要有回路地相配（不是屏蔽地）电源滤波对很高速度的信号要估算其走线延迟。
在满足速度要求的前提下，尽量选用工作速率低的器件。差分线尽量靠近走线 终端匹配元件一定要放在最靠近传输线末端的地方。
集总参数电路，增加阻尼、降低Q值可防止振荡。
测试方法：选择有50Ω输入的高速示波器，一般自制一个探头，测量点应尽量靠近所观察的位置或者需要该信号的实际位置。一般不建议测输出端的信号波形，与实际使用的位置有一定差别。
延时：FR4 PCB，outer trace: 140~180 ps/inch inner trace: 180 ps/inch
集总参数与分布参数系统
上升沿长度
线长小于1/6上升沿长度时视为集总参数系统，否则为分布参数系统。
ECL电路的上升时间、下降时间的计算
tr = 2.2RE·CL （RE：等效射极串联电阻，7Ω；CL：负载电容）
VT = -5.2V时，tf = 0.164RPD·CL
VT = -2V时，tf = 0.987RPD·CL
在数字系统中，耦合电容引起的串扰比起互感引起的串扰要小。传输通道包括器件封装、PCB布局、连接器，至少在fknee的范围内要有平坦的频响，以保证信号不失真，否则信号在收端可能会遇到上升时间劣化、过冲、振铃、lump等现象。
|
