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硬件描述语言 (Hardware Description language) 是硬件设计人员和电子设计自动化(EDA)工具之间的界面.其主要目的是用来编写设计文件建立电子系统行为级的仿真模型,即利用计算机的巨大能力对用Verilog HDL或VHDL建模的复杂数字逻辑进行仿真.然后再自动综合以生成符合要求且在电路结构上可以实现的数字逻辑网表(Netlist), 根据网表和某种工艺的器件自动生成具体电路.然后生成该工艺条件下这种具体电路的延时模型,仿真验证无误后,用于制造ASIC芯片或写入EPLD和FPGA器件中.
在 EDA技术领域中把用HDL语言建立的数字模型称为软核(soft core), 把用建模和综合后生成的网表称为固核(Hard core),对这些模块的重复利用缩短了开发时间,提高了产品开发率,提高了设计效率.
随着 PC平台上的EDA工具的发展,PC平台上的Verilog HDL和VHDL仿真综合性能已相当优越,这就为大规模普及这种新技术铺平了道路.随着电子系统向集成化大规模高速度的方向发展,HDL语言将成为电子系统硬件设计人员必须掌握的语言.
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