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Verilog小知识 |
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现在的数字电路系统规模特别大，要设计这么大一个系统，一般都是由总设计师把整个硬件设计任务划分成若干个部分，编出相应的模型（行为的或者结构的），通过仿真加以验证后，再把各个模块分配给下面的工程师。下面的工程师再细化手中的工作。这样可以把一个大的系统分成很多的小系统分开由多人设计，从而提高设计的速度和缩短开发周期。而且有的部分可以利用 IP 核（一些成熟的商业模块）的使用权，更为有效的开发。这样的一个设计概念叫做自顶向下（ TOP-DOWN ）。
自顶向下的设计就是从系统级开始，把系统分成若干个基本单元，然后把这些基本单元化分成下一层次的基本单元，一直这样下去，一直可以用 EDA 元件库中的基本元件实现。
Verilog HDL 的设计流程 一般是：
1 ． 文本编辑：用任何文本编辑器都可以进行，也可以用专用的 HDL 编辑环境。通常 Verilog HDL 文件保存为 .v 文件。
2 ． 功能仿真：将文件调入 HDL 仿真软件进行功能仿真，检查逻辑功能是否正确（也叫前仿真，对简单的设计可以跳过这一步，只有在布线完成之后，才进行时序仿真）。
3 ． 逻辑综合：将源文件调入逻辑综合软件进行综合，即把语言综合成最简的布尔表达式。逻辑综合软件会生成 .edf （ EDIF ）的 EDA 工业标准文件。（最好不用 MAX+PLUS II 进行综合，因为只支持 VHDL/Verilog HDL 的子集）
4 ． 布局布线：将 .edf 文件调入 PLD 厂家提供的软件中进行布线，即把设计好的逻辑安放到 CPLD/FPGA 内。
5 ． 时序仿真：需要利用在布局布线中获得的精确参数，用仿真软件验证电路的时序（也叫后仿真）。
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