一个模块的基本语法如下：

module module_name (port_list);
Declarations:
reg, wire, parameter, 
input, output, inout, 
function, task, . . . 
Statements:
Initial statement
Always statement
Module instantiation
Gate instantiation
UDP instantiation
Continuous assignment
endmodule

　　 说明部分用于定义不同的项，例如模块描述中使用的寄存器和参数。语句定义设计的功能和结构。说明部分和语句可以散布在模块中的任何地方；但是变量、寄存器、线网和参数等的说明部分必须在使用前出现。为了使模块描述清晰和具有良好的可读性 , 最好将所有的说明部分放在语句前。本书中的所有实例都遵守这一规范。
　　 以下为建模一个半加器电路的模块的简单实例。

module HalfAdder (A, B, Sum, Carry);
input A, B;
output Sum, Carry;

assign #2 Sum = A ^ B;
assign #5 Carry = A & B;
endmodule

　　 模块的名字是 HalfAdder 。 模块有 4 个端口 : 两个输入端口 A 和 B ，两个输出端口 Sum 和 Carry 。由于没有定义端口的位数 , 所有端口大小都为 1 位；同时 , 由于没有各端口的数据类型说明 , 这四个端口都是线网数据类型。
模块包含两条描述半加器数据流行为的连续赋值语句。从这种意义上讲，这些语句在模块中出现的顺序无关紧要，这些语句是并发的。每条语句的执行顺序依赖于发生在变量 A 和 B 上的事件。
　　 在模块中，可用下述方式描述一个设计：
1) 数据流方式 ;
2) 行为方式 ;
3) 结构方式 ;
4) 上述描述方式的混合。