ENTITY  实体名 IS

 [GENERIC(类型表);]       --可选项

 [PORT(端口表);]          --必需项

 实体说明部分;              --可选项

 [BEGIN

  实体语句部分;]

END [ENTITY] [实体名];

根据上述实体说明的一般书写格式，编写一个VHDL程序设计的实体说明，如例1-2所示。

【例1-2】  add8实体说明部分

LIBRARY　ieee;

USE　ieee.std_logic_1164.all;

ENTITY add8　IS

PORT(　 b： in   std_logic_vector(7  downto　0);

        a： in   std_logic_vector(7  downto　0);

      Ci： in   std_logic;

                Sum：  out  std_logic_vector(7  downto　0);

                Co：  out  std_logic;)

END  add8;

由实体说明部分画出add8实体的外部接口图，如图1.3所示。

实体说明以“ENTITY 实体名IS”开始，以“END 实体名”结束。大写字母或黑体字都是VHDL关键字。EDA工具对VHDL语言的大小写字母不加区分。

实体说明主要描述一些参数的类型。参数的类型说明必须放在端口说明之前，这是VHDL标准所规定的。

图1.3  实体add8/8位加法器外部接口

在层次化系统设计中，实体说明是整个系统的输入/输出（I/O）。在一个器件级的设计中，实体说明是一个芯片的输入/输出（I/O）。

实体说明在VHDL程序设计中描述一个元件或一个模块与设计系统的其余部分（其余元件、模块）之间的连接关系，可以看作一个电路图的符号。因为在一张电路图中，某个元件在图中与其他元件的连接关系是明显直观的，如图1.3所示。