在 VHDL 中 , 选择信号赋值语句是指根据选择条件表达式的值将不同的表达式赋给目标信号的一种并行信号赋值语句。选择信号赋值语句的语法结构如下所示 :

WITH 选择条件表达式 SELECT

目标信号。表达式 1 WHEN 选择条件 1 ,

表达式 2 WHEN 选择条件 2,

表达式 3 WHEN 选择条件 3,

……

表达式 n WHEN 选择条件 n;

程序执行到该语句时首先要进行选择条件表达式的判断 , 然后根据条件表达式的值来决 定将哪 一个表达式赋给目标信号。如果选择条件表达式的值符合某一个选择条件 , 那么就将 该选择条件前面的表达式赋给目标信号 ; 如果选择条件表达式的值不符合某一个选择条件 , 那么程序就去继续判断下一个选择条件 ， 直到找到满足的选择条件为止。

在编写 VHDL 程序的过程中 , 使用选择信号赋值语句需要注意以下几个方面 :

1) 只有当条件表达式的值满足选择条件时 , 语句才能将前面的表达式赋给目标信号 。

2) 语句是一种并行描述语句 , 它不能在进程和子程序中使用。

3) 语句中的表达式后面都含有 WHEN 子句。

4) 语句对选择条件的测试是同时进行的 , 因此不允许选择条件重叠。

5) 语句中的选择条件不允许出现涵盖不全的情况。